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题名:
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Verilog与SystemVerilog编程陷阱 Verilog yu SystemVerilog bian cheng xian jing / (美)斯图尔特·萨瑟兰(Stuart Sutherland)，(美)当·米尔斯(Don Mills)著 , 戴成然，高镇译 |
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ISBN:
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978-7-111-50316-3 价格： CNY55.00 |
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语种:
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chi |
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载体形态:
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155页 24cm |
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出版发行:
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出版地： 北京 出版社： 出版日期： 2015 |
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内容提要:
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本书论述了Verilog和SystemVerilog中超过100个常见的编程错误，不仅仅包含错误的细节，还包含如何避免错误的细节。 |
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主题词:
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硬件描述语言 程序设计 |
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中图分类法:
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TP312 版次： 5 |
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其它题名:
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如何避免101个常犯的编码错误 |
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主要责任者:
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萨瑟兰 sa se lan 著 |
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主要责任者:
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米尔斯 mi er si 著 |
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次要责任者:
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戴成然 dai cheng ran 译 |
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次要责任者:
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高镇 gao zhen 译 |
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责任者附注:
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Stuart Sutherland, IEEE1800工作组的成员，该工作组负责起草Veilog和System Verilog标准。作品有《System Verilog for Design》、《Verilog HDL Quick Reference Guide》等等。 |
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责任者附注:
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Don Mills, IEEE Verilog和Verilog委员会的成员，该委员会致力于Verolog和System Verilog语言的发布和完善。 |
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索书号:
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TP312/4030 |